行业技术派分析台积电16nm工艺为什么好过三

最近，关于iPhone6s A9处理器版本的事情的话题很热，最后都闹到苹果不得不出来解释的地步，先不评判苹果一再强调的整机综合续航差2~ %的准确性，但是三星14nm工艺相比台积电16nm工艺较差已经可以说是板上钉钉的事了。

那么问题来了，工艺不是纳米数越小就越好吗？14nm怎么会比16nm还差呢？这个问题不仅小白消费者困惑了，连看似专业的Anandtech和GeekBench的人也表示不解。其实对这个结果，真正半导体领域特别是工艺领域的从业人员是有预期的，其中的原因也是非常清楚的，既然大家有这么多困惑，我就尽量用通俗易懂的方式解释给大家听听。

要解释清楚台积电16nm好于三星14nm这个问题，首先要回答下面几个问题：

1、 为什么工艺越先进(纳米数越低)，功耗和性能都会提升？

2、 在每个工艺节点(纳米数相当)上，是否也同样存在不同的功耗和性能的工艺选择？

、 Finfet又是什么？

4、 台积电和三星都在具体的工艺实现上做了哪些选择，最终导致台积电16FF+相比三星14LPE更优

为什么工艺越先进(纳米数越低)，功耗水平和性能都会改善？

这要从晶体管说起了：

关于半导体基础知识，外面的专业文章一搜一大把，但是都不是给正常人看的，所以我就把那些曲线和拗口的各种材料名扔一边，让事情简单一点，用个最简单的模型给大家讲解。上面这副示意图中就是一个典型的半导体晶体管。其中两个绿色的部分分别是晶体管的两级，类似电池的两级。红色的部分就是用来控制这两个电极的通断的，而通断分别对应数字化时间的1和0，所以所谓数字化世界其实也就是非常非常非常多的晶体管的通断变化组合出来的。红色Gate的宽度就是我们通常所说的沟槽宽度或者线宽，我们通常说的多少多少nm就是指的这个宽度。大家注意这可是纳米，1000纳米=1微米，1000微米=1毫米，大家这下有概念了吧。

那么这个Gate的宽窄为什么会影响性能和功耗呢？先说性能，性能好意味着在一定的时间干更多的事，在处理器里就是更多的运算，我们可以当半导体晶体管每次0/1变化就算一次运算，那么那个红色Gate越宽，两个绿色电极就越远，导致他们直接连通一次的时间就会越长。这就好比一个人在10分钟里做25m往返跑的次数肯定比50m往返跑的次数多一样。所以Gate越小，晶体管一次状态变化的所需时间就会越短，单位时间的工作次数就会越多，一堆晶体管单位时间可做的运算自然就更多，所以性能更好。

再说说功耗。Gate是通过加电压帮助两个绿色电极通电的，而Gate越宽，就需要更高的电压才能导通两极，Gate越窄，导通就更容易，所需的电压也就越低。这很容易理解，离得近容易通，离得远不容易通，要通就需要使更大的力气。那么学过基础电学知识的都知道功耗的大小与电压的平方成正比(如下：)

P(功率)= V2(电压的平方)

R(电阻)

所以导通电压的下降是新工艺能够降低功耗的主要因素。还有一个因素，即便是电压相同，通过导体的面积和长度越小，电流也会越小。更小的Gate等于是缩小的导体，因此也会减少功耗。

就是这些原因带来了先进工艺(更窄的Gate)带来的好处，那么这个好处有多大呢？下面一组数据是几个典型工艺的相应性能、功耗的改进数据，我们看到还是很可观的。这也是半导体厂商追逐工艺的一个重要的原因。

在每个工艺节点(纳米数相当)上，也会有很多不同性能功耗水平的版本

Gate的宽度是工艺特性的一个主要因素，更准确的说是决定了一代工艺的特性范围。由于三星和台积电在技术来源上存在一些不同，我们会看到一些具体数值上的差异，但是同代工艺实际上在总的范围上是类似的中民投要做的是财务投资。下表是三星和台积电同代工艺的大致对应关系，所以三星的14nm和台积电16nm是同代工艺。

在每代工艺的特性范围内，还有其它很多因素影响着工艺的性能和功耗水平。先说两个数据大家感觉一下，28nm的Wafer(晶圆)生产过程中需要做40多层Mask，而用了FinFet技术的14/16nm，更是需要近60层的Mask。所以大家千万不要以为确定了Gate的宽度，就什么都定了，其实这好几十层的工艺过程中，还是有很多不同的材料和设计可以带来不同的性能功耗差异。

下表是从台积电官复制下来的一个表格，是台积电的28nm工艺下的不同版本列表，有5个之多焰面出现许多“火峰”，而且特性差距也是很明显的。其中28HPM和28LP是的两个常用的工艺。28HPM相比28LP最大不同是在晶体管Gate底部采用了High-K的材料，通过这个可以显著提升性能和功耗。具体什么是High-K我们这里就不展开了，大家只要知道同代工艺的不同版本也会有不同的特性就行。这样便于理解三星14nm和台积电16nm作为同代工艺，但在实际特性上会存在一定的差异。

Finfet又是什么？

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